Итерационные методы решения систем многозначных логических уравнений при моделировании цифровых систем управления объектами

Статья посвящена анализу методов решения систем многозначных логических уравнений методами итерации. С помощью итерационных методов решения реализуется математическое описание основного процесса функционально-логического моделирования, которое выполняется на этапе проектирования цифровых систем управления объектами для проверки правильности проекта. Рассмотрение многозначных (конечнозначных) значений логических сигналов на выводах блоков и элементов цифровых систем объясняется тем фактом, что в ряде случаев для анализа правильности временных соотношений при моделировании технических средств цифровых систем используется несколько значное представление двоичных логических сигналов, а также тем, что в последнее время ведется разработка логических элементов, реализующих четырех и более значную логику. На основе анализа структуры системы логических уравнений, используемой при моделировании цифровой аппаратуры, с применением графовых и логических моделей проводится анализ существования решений и их числа. Анализируются итерационные методы простой и обобщенной итерации, показывается связь между числом решений системы уравнений и ее графовым представлением, отражающим заданную схему соединения элементов технических средств цифровой системы управления. Для метода обобщенной итерации рассматриваются варианты с различным строением следа итерации, в частности, показывается, что при определенном строении следа итерации обобщенная итерация превращается в простую итерацию или итерацию Зейделя. Показано, что обобщенная итерация наиболее адекватно описывает процесс моделирования переключения логических сигналов в моделируемой схеме технических средств цифровых систем управления. Показано соответствие между различными вариантами функционально-логического моделирования цифровых систем и используемыми методами итерационного решения систем логических уравнений.

1. Keresztes P., Tukacs A., Török M. A Multi Valued Logic VHDL Package for Switch Level Simulation of Novel Digital CMOS Circuits // 2018 International Conference on Recent Innovations in Electrical, Electronics & Communication Engineering (ICRIEECE). Bhubaneswar, India. 2018. P. 25—28.

2. Bara A., Bazargan-Sabet P., Chevallier R., Encrenaz E., Ledu D., Renault P. Formal verification of timed VHDL programs // 2010 Forum on Specification & Design Languages (FDL 2010). Southampton. 2010. P. 1—6.

3. Иванников А. Д., Стемпковский А. Л. Основные положения системы моделирования проектов цифровых систем для совместной отладки технических средств и программно-микропрограммного обеспечения // Информационные системы и технологии. 2018. № 6 (110). С. 13—19.

4. Kunapareddy S., Turaga S. D., and Sajjan S. S. T. M. Comparision between LPSAT and SMT for RTL verification // 2015 International Conference on Circuits, Power and Computing Technologies [ICCPCT-2015]. Nagercoil. 2015. P. 1—5.

5. Иванников А. Д., Стемпковский А. Л. Формализация задачи отладки проектов цифровых систем // Информационные технологии. 2014. № 9. С. 3—10.

6. Куцак Н. Ю., Подымов В. В. Формальная верификация диаграмм троичных цифровых сигналов // Моделирование и анализ информационных систем. 2019. Т. 26, № 3. С. 332—350.

7. Tai Y, Hu W., Guo Lantian, Mao B., Mu D. Gate Level Information Flow analysis for multi-valued logic system // 2017 2nd International Conference on Image, Vision and Computing (ICIVC). Chengdu. 2017. P. 1102—1106.

8. Mane S. C., Hajare S. P., Dakhole P. Current mode quaternary logic circuit // 2017 International Conference on Communication and Signal Processing (ICCSP). Chennai. 2017. P. 0825—0829.

9. Sooriamala A. P., Poovannan E. Synthesis of multiple valued logic digital circuits using CMOS gates // 2017 International Conference on Innovations in Electrical, Electronics, Instrumentation and Media Technology (ICEEIMT). Coimbatore. 2017. P. 383—388.

10. Prokopenko N. N., Chernov N. I., Yugai V., Butyrlagin N. V. The element base of the multivalued threshold logic for the automation and control digital devices // 2017 International Siberian Conference on Control and Communications (SIBCON). Astana. 2017. P. 1—5.

11. Shimabukuro K., Kameyama M. Fine-Grain Pipelined Reconfigurable VLSI Architecture Based on Multiple-Valued Multiplexer Logic // 2017 IEEE 47th International Symposium on Multiple-Valued Logic (ISMVL). Novi Sad. 2017. P. 19—24.

12. Закревский А. Д. Логические уравнения. М.: Едиториал УРСС, 2003. 96 с.

13. Ландау И. Я. Применение ЦВМ для проектирования ЦВМ. М.: Энергия, 1974. 152 с.

14. Мальцев А. И. Алгебраические системы. М.: Наука, 1970. 392 с.

15. Норенков И. П., Маничев В. Б. Системы автоматизированного проектирования электронной и вычислительной аппаратуры. М.: Высшая школа, 1983. 272 с.

16. Теория и методы автоматизации проектирования вычислительных систем. Под ред. М. Брейера. М.: Мир, 1977. 283 с.