Д-р техн. наук, проф.
г. Москва.
Зам. Главного конструктора.
г. Жуковский.
Канд. техн. наук, доц.
г. Воронеж.
Voronezh.
Канд. техн. наук, доц.
г. Воронеж.
Voronezh.
Рассматриваются структура и алгоритм управления разнородной избыточностью вычислительной системы перспективной интегрированной модульной авионики. Вычислительные ресурсы системы интегрированной модульной авионики в общем случае представляются неоднородными вычислительными системами, используемыми для обработки информации в составе бортовой интегрированной вычислительной среды. Основу неоднородных вычислительных систем составляют процессорные узлы, избыточность вычислительных систем заключается в том, что число процессорных узлов больше единицы. Ставится задача синтеза такой вычислительной системы, в которой осуществлялось бы автоматическое управление избыточными вычислительными ресурсами за счет использования собственных возможностей процессорных узлов и без использования дополнительных аппаратных ресурсов. Считается, что избыточная вычислительная система выполняет содержательные вычисления решаемой задачи несколькими процессорными узлами параллельно. Все содержательные вычисления по каким-либо признакам изначально разбиты на относительно непродолжительные этапы, предоставляющие возможность оценивания эффективности завершения каждого из них. В основе управления избыточностью вычислительной системы лежат периодическое вычисление и сравнение показателей успешности этапа. Попарный арбитраж процессорных узлов осуществляется по иерархической схеме путем сопоставления значений показателей успешности одноименных этапов. Последующая реконфигурация вычислительной системы выделяет пассивные и ведущие процессорные узлы в парах всех уровней иерархической схемы. Отказ пассивного процессорного узла никак не сказывается на выполнении основного цикла. Отказ ведущего процессорного узла не вызывает перебоев в выдаче результатов вычислений, но разрушает структуру резервов, которая восстанавливается после проведения арбитража в следующем цикле. Отказ ведущего процессорного узла верхнего уровня приводит к сбою выдачи выходных данных в текущем цикле, вычислительный процесс восстанавливается вместе с новой иерархией вычислительной системы в следующем цикле. Предлагаемое решение направлено на парирование как отказов аппаратной части, так и неправильного функционирования программного обеспечения. Приводится методический пример на основе вычислительной системы современного комплекса бортового оборудования самолета транспортной категории.
In article the structure and the control algorithm are considered by diverse redundancy of the computing system of the perspective integrated modular avionics. Computing resources of the integrated modular avionics system are generally represented by heterogeneous computing systems used for information processing as part of the onboard integrated computing environment. The basis of heterogeneous computing systems are processor nodes, redundancy of computing systems is that the number of processor nodes is greater than one. The task is to synthesize such a computer system in which the automatic control of redundant computational resources would be carried out by using the own capabilities of the processor nodes and without the use of additional hardware resources. It is considered that the redundant computer system performs meaningful calculations of the problem solved by several processor nodes in parallel. All meaningful calculations for any signs initially divided into relatively short stages, providing an opportunity to assess the effectiveness of the completion of each of them. The computational system redundancy management is based on the periodic calculation and comparison of the success indicators of the stage. Pairwise arbitration of processor nodes is carried out according to a hierarchical scheme by comparing the values of the success indicators of the stages of the same name. Subsequent reconfiguration of the computer system allocates passive and leading processor nodes in pairs at all levels of the hierarchical scheme. The failure of the passive processor node does not affect the execution of the main cycle. The failure of the host processor node does not cause interruptions in the output of the results of calculations, but destroys the structure of reserves, which is restored after arbitration in the next cycle. Failure of the lead CPU top node leads to the failure output in the current cycle, the computational process is restored along with the new hierarchy of the computing system in the next cycle. The proposed solution is aimed at parrying both hardware failures and software malfunction. The methodical example based on the computer system of the modern onboard equipment complex of the transports category aircraft is resulted.
The authors declare that there are no conflicts of interest present.